インターフェースの高速化に伴い、SoCやFPGAの電源は低電圧化、大電流化が進み電圧降下のマージンが減っております。
A/W設計は従来通りの設計手法で問題無いのか、電圧降下を検証した事例を紹介致します。
■検証対象基板（FPGAコア電源 0.85V部）
FPGA 大電流設計事例
FPGAコア電源 IRドロップ検証事例
①A/W設計の課題
②従来の設計思想
・電源幅は1Ａに対して１ｍｍ幅で設計する。
（銅箔厚35μｍで温度上昇10℃以内に抑える為の手法）
・電流値は24Aなので24ｍｍ幅で設計すべき！！
・いや、環境温度の100℃指定って影響あるのかな？
抵抗率は100℃になると常温（20℃）の1.323倍になる。
24ｍｍ幅の1.323倍で32ｍｍ幅くらいで大丈夫かな？
・電圧変動許容値の指定があるが温度上昇の規定しか知らない、大丈夫なのかな？
これがベテランA/W設計者の設計思想です。
③32ｍｍ幅以上の配線幅を目指して実際に設計してみました。
■配置図
■層構成図（10層貫通基板）
■0.85Ｖの配線層
・Ｌ４層をメインの経路としました
・Ｌ３層の空きスペースで更に補強
■配線幅の目標は３２ｍｍ幅という事で下記にて配線を実施
・Ｌ４層：配線幅２２ｍｍ程度で約４０ｍｍの配線経路
・Ｌ３層：配線幅２８ｍｍ程度で約８０ｍｍの配線経路
結果的には合計５０ｍｍ程度と余裕のある配線幅となりました。
それではこのデータでIRドロップの解析を実施してみます。
④IRドロップ解析結果（内層Ｌ３、Ｌ４配線の結果）
要求の１％を大きくオーバー
⑤IRドロップ解析結果（内層Ｌ３、Ｌ４配線の結果）の考察
・２４Ａの電流に対して内層に２つのベタを張って５０ｍｍ幅まで強化したが結果的には電圧ドロップ1.78%と要求を満たせませんでした。
・1Ａに対して１ｍｍ幅で設計する手法はあくまで温度上昇の規定なので電流密度に対するケアとなる。
低電圧＋大電流回路の電圧降下の予測には使えない。
・シミュレーターでIRドロップ検証実施すれば確認出来るが、電源、GNDの配線データが必要なので設計終盤に問題が発覚するケースが想定されます。その場合大きな手戻りが発生となります。
⑥手戻りの無い設計手法に関して
・大事なことは設計前に電圧降下の予測を立てる事となります。
・弊社では自社製ソフト上で電源の概略イメージを入力すると必要な配線幅を算出することが出来る様
になっております。
上記の様に簡易解析の結果は２４Aの電流に対して
内層配線の場合約１１０ｍｍ程度の配線幅が必要と算出されました。
内層Ｌ３、Ｌ４だけで配線した際が約５０ｍｍ幅の想定だったので、概算で更に２倍程度の配線幅が必要ということがわかります。
今回は配線幅を広げることが容易では無いので使用する層数を２層分から４層分に増やして、再度IRドロップの解析を実施してみます。
⑦IRドロップ解析結果（内層Ｌ３、Ｌ４、Ｌ７、Ｌ８配線の結果）
１％以内に抑えること出来ました。
⑧今回の検証結果からわかったこと。
・1Ａの電流に対して１ｍｍ幅で設計するという
従来の設計手法では電圧降下の補償にはならない。
この設計手法はあくまで温度上昇と電流密度のケアにしかならない。
電源の配線が長くなればその分電圧降下は大きくなりますがそれを考慮して
A/W設計することが過去の経験だけでは対処出来ない。
・弊社の簡易解析ツールを使用することで様々な条件指定でも
電流値に対して必要な配線層数を事前予測することが出来ました。
こちらのツールを活用すれば設計終盤の手戻りを少なく出来ます。
更にはA/W設計前に基板層数を検討する事にも活用出来ます。
⑨ＰＩ解析に関して
・最終的にはPI解析によりIRドロップ検証することで
電圧降下を保証することが出来ますので是非ご利用下さい。
今回はIRドロップの紹介をしましたが
PI解析では下記の様な解析が可能です。
・IRドロップ検証
・電流密度検証
・ジュール熱検証
・インプットインピーダンス検証（パスコンの効果検証）
インプットインピーダンス検証に関しては
別途ご紹介致します。
